home *** CD-ROM | disk | FTP | other *** search
/ QRZ! Ham Radio 8 / QRZ Ham Radio Callsign Database - Volume 8.iso / pc / files / dsp / a56_10sh.z / a56_10sh / examples / ioequ.inc < prev    next >
Text File  |  1996-06-25  |  9KB  |  201 lines
  1. ; ioequ.inc
  2. ; DSP 56000 I/O address and register equates
  3. ; This file came from Motorola's Dr. BuB DSP board
  4.  
  5. ; Last Update 25 Aug 87   Version 1.1  (fixed m_of)
  6. ;
  7. ;************************************************************************
  8. ;
  9. ;       EQUATES for DSP56000 I/O registers and ports
  10. ;
  11. ;************************************************************************
  12.  
  13. ;------------------------------------------------------------------------
  14. ;
  15. ;       EQUATES for I/O Port Programming
  16. ;
  17. ;------------------------------------------------------------------------
  18.  
  19. ;       Register Addresses
  20.  
  21. m_bcr   EQU     $FFFE           ; Port A Bus Control Register
  22. m_pbc   EQU     $FFE0           ; Port B Control Register
  23. m_pbddr EQU     $FFE2           ; Port B Data Direction Register
  24. m_pbd   EQU     $FFE4           ; Port B Data Register
  25. m_pcc   EQU     $FFE1           ; Port C Control Register
  26. m_pcddr EQU     $FFE3           ; Port C Data Direction Register
  27. m_pcd   EQU     $FFE5           ; Port C Data Register
  28.  
  29.  
  30. ;------------------------------------------------------------------------
  31. ;
  32. ;       EQUATES for Host Interface
  33. ;
  34. ;------------------------------------------------------------------------
  35.  
  36. ;       Register Addresses
  37.  
  38. m_hcr   EQU     $FFE8           ; Host Control Register
  39. m_hsr   EQU     $FFE9           ; Host Status Register
  40. m_hrx   EQU     $FFEB           ; Host Receive Data Register
  41. m_htx   EQU     $FFEB           ; Host Transmit Data Register
  42.  
  43. ;       Host Control Register Bit Flags
  44.  
  45. m_hrie  EQU     0               ; Host Receive Interrupt Enable
  46. m_htie  EQU     1               ; Host Transmit Interrupt Enable
  47. m_hcie  EQU     2               ; Host Command Interrupt Enable
  48. m_hf2   EQU     3               ; Host Flag 2
  49. m_hf3   EQU     4               ; Host Flag 3
  50.  
  51. ;       Host Status Register Bit Flags
  52.  
  53. m_hrdf  EQU     0               ; Host Receive Data Full
  54. m_htde  EQU     1               ; Host Transmit Data Empty
  55. m_hcp   EQU     2               ; Host Command Pending
  56. m_hf    EQU     $18             ; Host Flag Mask
  57. m_hf0   EQU     3               ; Host Flag 0
  58. m_hf1   EQU     4               ; Host Flag 1
  59. m_dma   EQU     7               ; DMA Status
  60.  
  61. ;------------------------------------------------------------------------
  62. ;
  63. ;       EQUATES for Serial Communications Interface (SCI)
  64. ;
  65. ;------------------------------------------------------------------------
  66.  
  67. ;       Register Addresses
  68.  
  69. m_srxl  EQU     $FFF4           ; SCI Receive Data Register (low)
  70. m_srxm  EQU     $FFF5           ; SCI Receive Data Register (middle)
  71. m_srxh  EQU     $FFF6           ; SCI Receive Data Register (high)
  72. m_stxl  EQU     $FFF4           ; SCI Transmit Data Register (low)
  73. m_stxm  EQU     $FFF5           ; SCI Transmit Data Register (middle)
  74. m_stxh  EQU     $FFF6           ; SCI Transmit Data Register (high)
  75. m_stxa  EQU     $FFF3           ; SCI Transmit Data Address Register
  76. m_scr   EQU     $FFF0           ; SCI Control Register
  77. m_ssr   EQU     $FFF1           ; SCI Status Register
  78. m_sccr  EQU     $FFF2           ; SCI Clock Control Register
  79.  
  80. ;       SCI Control Register Bit Flags
  81.  
  82. m_wds   EQU     $3              ; Word Select Mask
  83. m_wds0  EQU     0               ; Word Select 0
  84. m_wds1  EQU     1               ; Word Select 1
  85. m_wds2  EQU     2               ; Word Select 2
  86. m_sbk   EQU     4               ; Send Break
  87. m_wake  EQU     5               ; Wake-up Mode Select
  88. m_rwi   EQU     6               ; Receiver Wake-up Enable
  89. m_woms  EQU     7               ; Wired-OR Mode Select
  90. m_re    EQU     8               ; Receiver Enable
  91. m_te    EQU     9               ; Transmitter Enable
  92. m_ilie  EQU     10              ; Idle Line Interrupt Enable
  93. m_rie   EQU     11              ; Receive Interrupt Enable
  94. m_tie   EQU     12              ; Transmit Interrupt Enable
  95. m_tmie  EQU     13              ; Timer Interrupt Enable
  96.  
  97. ;       SCI Status Register Bit Flags
  98.  
  99. m_trne  EQU     0               ; Transmitter Empty
  100. m_tdre  EQU     1               ; Transmit Data Register Empty
  101. m_rdrf  EQU     2               ; Receive Data Register Full
  102. m_idle  EQU     3               ; Idle Line
  103. m_or    EQU     4               ; Overrun Error
  104. m_pe    EQU     5               ; Parity Error
  105. m_fe    EQU     6               ; Framing Error
  106. m_r8    EQU     7               ; Received Bit 8
  107.  
  108. ;       SCI Clock Control Register Bit Flags
  109.  
  110. m_cd    EQU     $FFF            ; Clock Divider Mask
  111. m_cod   EQU     12              ; Clock Out Divider
  112. m_scp   EQU     13              ; Clock Prescaler
  113. m_rcm   EQU     14              ; Receive Clock Source
  114. m_tcm   EQU     15              ; Transmit Clock Source
  115.  
  116. ;------------------------------------------------------------------------
  117. ;
  118. ;       EQUATES for Synchronous Serial Interface (SSI)
  119. ;
  120. ;------------------------------------------------------------------------
  121.  
  122. ;       Register Addresses
  123.  
  124. m_rx    EQU     $FFEF           ; Serial Receive Data Register
  125. m_tx    EQU     $FFEF           ; Serial Transmit Data Register
  126. m_cra   EQU     $FFEC           ; SSI Control Register A
  127. m_crb   EQU     $FFED           ; SSI Control Register B
  128. m_sr    EQU     $FFEE           ; SSI Status Register
  129. m_tsr   EQU     $FFEE           ; SSI Time Slot Register
  130.  
  131. ;       SSI Control Register A Bit Flags
  132.  
  133. m_pm    EQU     $FF             ; Prescale Modulus Select Mask
  134. m_dc    EQU     $1F00           ; Frame Rate Divider Control Mask
  135. m_wl    EQU     $6000           ; Word Length Control Mask
  136. m_wl0   EQU     13              ; Word Length Control 0
  137. m_wl1   EQU     14              ; Word Length Control 1
  138. m_psr   EQU     15              ; Prescaler Range
  139.  
  140. ;       SSI Control Register B Bit Flags
  141.  
  142. m_of    EQU     $3              ; Serial Output Flag Mask
  143. m_of0   EQU     0               ; Serial Output Flag 0
  144. m_of1   EQU     1               ; Serial Output Flag 1
  145. m_scd   EQU     $1C             ; Serial Control Direction Mask
  146. m_scd0  EQU     2               ; Serial Control 0 Direction
  147. m_scd1  EQU     3               ; Serial Control 1 Direction
  148. m_scd2  EQU     4               ; Serial Control 2 Direction
  149. m_sckd  EQU     5               ; Clock Source Direction
  150. m_fsl   EQU     8               ; Frame Sync Length
  151. m_syn   EQU     9               ; Sync/Async Control
  152. m_gck   EQU     10              ; Gated Clock Control
  153. m_mod   EQU     11              ; Mode Select
  154. m_ste   EQU     12              ; SSI Transmit Enable
  155. m_sre   EQU     13              ; SSI Receive Enable
  156. m_stie  EQU     14              ; SSI Transmit Interrupt Enable
  157. m_srie  EQU     15              ; SSI Receive Interrupt Enable
  158.  
  159. ;       SSI Status Register Bit Flags
  160.  
  161. m_if    EQU     $2              ; Serial Input Flag Mask
  162. m_if0   EQU     0               ; Serial Input Flag 0
  163. m_if1   EQU     1               ; Serial Input Flag 1
  164. m_tfs   EQU     2               ; Transmit Frame Sync
  165. m_rfs   EQU     3               ; Receive Frame Sync
  166. m_tue   EQU     4               ; Transmitter Underrun Error
  167. m_roe   EQU     5               ; Receiver Overrun Error
  168. m_tde   EQU     6               ; Transmit Data Register Empty
  169. m_rdf   EQU     7               ; Receive Data Register Full
  170.  
  171. ;------------------------------------------------------------------------
  172. ;
  173. ;       EQUATES for Exception Processing
  174. ;
  175. ;------------------------------------------------------------------------
  176.  
  177. ;       Register Addresses
  178.  
  179. m_ipr   EQU     $FFFF           ; Interrupt Priority Register
  180.  
  181. ;       Interrupt Priority Register Bit Flags
  182.  
  183. m_ial   EQU     $7              ; IRQA Mode Mask
  184. m_ial0  EQU     0               ; IRQA Mode Interrupt Priority Level (low)
  185. m_ial1  EQU     1               ; IRQA Mode Interrupt Priority Level (high)
  186. m_ial2  EQU     2               ; IRQA Mode Trigger Mode
  187. m_ibl   EQU     $38             ; IRQB Mode Mask
  188. m_ibl0  EQU     3               ; IRQB Mode Interrupt Priority Level (low)
  189. m_ibl1  EQU     4               ; IRQB Mode Interrupt Priority Level (high)
  190. m_ibl2  EQU     5               ; IRQB Mode Trigger Mode
  191. m_hpl   EQU     $C00            ; Host Interrupt Priority Level Mask
  192. m_hpl0  EQU     10              ; Host Interrupt Priority Level Mask (low)
  193. m_hpl1  EQU     11              ; Host Interrupt Priority Level Mask (high)
  194. m_ssl   EQU     $3000           ; SSI Interrupt Priority Level Mask
  195. m_ssl0  EQU     12              ; SSI Interrupt Priority Level Mask (low)
  196. m_ssl1  EQU     13              ; SSI Interrupt Priority Level Mask (high)
  197. m_scl   EQU     $C000           ; SCI Interrupt Priority Level Mask
  198. m_scl0  EQU     14              ; SCI Interrupt Priority Level Mask (low)
  199. m_scl1  EQU     15              ; SCI Interrupt Priority Level Mask (high)
  200.  
  201.